浅析CPU 的制造工艺
CPU 从诞生至今已经走过了20 余年的发展历程，C PU 的制造工艺和制造技术也有了长足的进步和发展。在介绍C PU 的制造过程之前，有必要先单独地介绍一下C PU 处理器的构造。
从外表观察，C PU 其实就是一块矩形固状物体，通过密密麻麻的众多管脚与主板相连。不过， 此时用户看到的不过是C PU 的外壳，用专业术语讲也就是C PU 的封装。
而在CPU 的内部，其核心则是一片大小通常不到1/4 英寸的薄薄的硅晶片(英文名称为D ie，也就是核心的意思，P Ⅲ C o p p e r m i ne 和Duron 等C PU 中部的突起部分就是Die)。可别小瞧了这块面积不大的硅片，在它上面密不透风地布满了数以百万计的晶体管。这些晶体管的作用就好像是我们大脑上的神经元，相互配合协调，以此来完成各种复杂的运算和操作。
硅之所以能够成为生产CPU核心的重要半导体素材，最主要的原因就是其分布的广泛性且价格便宜。此外，硅还可以形成品质极佳的大块晶体，通过切割得到直径8 英寸甚至更大而厚度不足1 毫 米的圆形薄片，也就是我们平常讲的晶片(也叫晶圆)。一块这样的晶片可以切割成许多小片，其中 的每一个小片也就是一块单独C PU 的核心。当然，在执行这样的切割之前，我们也还有许多处理工 作要做。
Intel 公司当年发布的4004 微处理器不过2300 个晶体管，而目前P Ⅲ铜矿处理器所包含的晶体管 已超过了2000 万个，集成度提高了上万倍，而用户却不难发现单个CPU 的核心硅片面积丝毫没有增 大，甚至越变越小，这是设计者不断改进制造工艺的结果。
除了制造材料外，线宽也是CPU 结构中的重要一环。线宽即是指芯片上的最基本功能单元门电路 的宽度，因为实际上门电路之间连线的宽度同门电路的宽度相同，所以线宽可以描述制造工艺。缩 小线宽意味着晶体管可以做得更小、更密集，可以降低芯片功耗，系统更稳定，C PU 得以运行在更 高的频率下，而且可使用更小的晶圆，于是成本也就随之降低。
随着线宽的不断降低，以往芯片内部使用的铝连线的导电性能已逐渐满足不了要求，未来的处理器将采用导电特性更好的铜连线。AMD 公司在其面向高端的Athlon 系列Thunderbird(雷鸟)处理器 的高频率版本中已经开始采用铜连线技术。这样复杂的构造，大家自然也就会更关心“CPU 究竟是 怎么做出来的呢”。客观地讲，最初的C PU 制造工艺比较粗糙，直到晶体管的产生与应用。众所 周知，C PU 中最重要的元件就属晶体管了。晶体管就像一个开关，而这两种最简单的“开和关” 的选择对应于电脑而言，也就是我们常常挂在嘴边的“0 和1 ”。明白了这个道理，就让我们来看 看C PU 是如何制造的。
一、C P U 的制造
1.切割晶圆
所谓的“切割晶圆”也就是用机器从单晶硅棒上切割下一片事先确定规格的硅晶片，并将其划 分成多个细小的区域，每个区域都将成为一个C PU 的内核(D i e)。
2.影印（P h o t o l i t h o g r a p hy）
在经过热处理得到的硅氧化物层上面涂敷一种光阻(Photoresist)物质，紫外线通过印制着CPU 复 杂电路结构图样的模板照射硅基片，被紫外线照射的地方光阻物质溶解。
3.蚀刻(E t c h i n g)
用溶剂将被紫外线照射过的光阻物清除，然后再采用化学处理方式，把没有覆盖光阻物质部分 的硅氧化物层蚀刻掉。然后把所有光阻物质清除，就得到了有沟槽的硅基片。
4.分层
为加工新的一层电路，再次生长硅氧化物，然后沉积一层多晶硅，涂敷光阻物质，重复影印、 蚀刻过程，得到含多晶硅和硅氧化物的沟槽结构。
5.离子注入(I o n I m p l a n t a t i o n)
通过离子轰击，使得暴露的硅基片局部掺杂，从而改变这些区域的导电状态，形成门电路。 接下来的步骤就是不断重复以上的过程。一个完整的C PU 内核包含大约20 层，层间留出窗口， 填充金属以保持各层间电路的连接。完成最后的测试工作后，切割硅片成单个CPU 核心并进行封装， 一个C PU 便制造出来了。
另外，除了上述制造步骤外，生产C PU 的环境也十分重要，超洁净空间是C PU 制造的先决条 件。如果拿微处理器制造工厂中生产芯片的超净化室与医院内的手术室比较的话，相信后者也是 望尘莫及。作为一级的生产芯片超净化室，其每平方英尺只允许有一粒灰尘，而且每间超净化室 里的空气平均每分钟就要彻底更换一次。空气从天花板压入，从地板吸出。净化室内部的气压稍 高于外部气压。这样，如果净化室中出现裂缝，那么内部的洁净空气也会通过裂缝溜走，以此 来防止受污染的空气流入。 同时，在处理器芯片制造工厂里，I n t el 公司的上千名员工都身穿一 种特殊材料制造的“兔装”工作服。这种“兔装”工作服其实也是防尘的手段之一，它是由一 种极其特殊的非棉绒、抗静电纤维制成，可以避免灰尘、脏物或其他污染源损坏生产过程中的计 算机芯片。兔装可以穿着在普通衣服的外面，但必须经过含有54 个单独步骤的严格着装检验程序，而且当着装者每次进入和离开超净化室时都必须重复这个程序。
二、C P U 的封装
自从I n t el 公司1971 年设计制造出4 位微处理器芯片以来，在20 多年里，CPU 从Intel 4004 、
8 0 2 86 、8 0 3 86 、8 0 4 86 发展到P e n t i um 、P Ⅱ、P Ⅲ、P4，从4 位、8 位、16 位、32 位发展到 64 位;主频从MHz 发展到今天的GHz;CPU 芯片里集成的晶体管数由2000 多个跃升到千万以上;半导体制 造技术的规模由S SI 、MSI 、LSI 、V L S I(超大规模集成电路)达到U L SI 。封装的输入/输出(I /O)引 脚从几十根，逐渐增加到几百根，甚至可能达到2 0 00 根。这一切真是一个翻天覆地的变化。对于CPU，读者已经很熟悉了，2 86 、3 86 、486 、P e n t i um 、P Ⅱ、C e l e r on 、K6 、K 6 -2 、A t h l on …… 相信您可以如数家珍似地列出一长串。但谈到C PU 和其他大规模集成电路的封装，知道的人未必很 多。
所谓封装是指安装半导体集成电路芯片用的外壳，它不仅起着安放、固定、密封、保护芯片 和增强导热性能的作用，而且还是沟通芯片内部世界与外部电路的桥梁——芯片上的接点用导线连接 到封装外壳的引脚上，这些引脚又通过印刷电路板上的.导线与其他器件建立连接。因此，封装对CPU 和其他LSI(Large Scale Integration)集成电路都起着重要的作用，新一代C PU 的出现常常伴随着 新的封装形式的使用。
芯片的封装技术已经历了好几代的变迁，从D IP 、Q FP 、P GA 、B GA 到C SP 再到M CM，技术指标
一代比一代先进，包括芯片面积与封装面积之比越来越接近于1 ，适用频率越来越高，耐温性能越 来越好，引脚数增多，引脚间距减小，重量减小，可靠性提高，使用更加方便等等。下面将对具体的封装形式作详细说明。
1 .D IP 封装
20 世纪70 年代流行的是双列直插封装，简称DIP(Dual In-line Package)。D IP 封装结构具有 以下特点:
(1)适合PCB(印刷电路板)的穿孔安装;
(2)比TO 型封装易于对PCB 布线;
(3)操作方便。
D IP 封装结构形式有:多层陶瓷双列直插式DIP，单层陶瓷双列直插式DIP，引线框架式DIP(含 玻璃陶瓷封接式，塑料包封结构式，陶瓷低熔玻璃封装式)等。
衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个比值越接近1 越 好。以采用40 根I/O 引脚塑料双列直插式封装(P D I P)的CPU 为例，其芯片面积/封装面积=(3 × 3 )/(1 5 .24 ×5 0 )=1 :86，离1 相差很远。不难看出，这种封装尺寸远比芯片大，说明封装效率 很低，占去了很多有效安装面积。I n t el 公司早期的C PU，如8 0 86 、8 0 2 86，都采用P D IP 封装 (塑料双列直插)。
2.载体封装
20 世纪80 年代出现了芯片载体封装，其中有陶瓷无引线芯片载体LCCC(Leadless Ceramic Chip Carrier)、塑料有引线芯片载体PLCC(Plastic Leaded Chip Carrier)、小尺寸封装SOP(Small OutlinePackage)、塑料四边引出扁平封装PQFP(Plastic Quad Flat Package)。
以0 .5 mm 焊区中心距、208 根I/O 引脚QFP 封装的CPU 为例，如果外形尺寸为2 8 mm ×2 8 mm，芯
片尺寸为1 0 mm ×1 0 mm，则芯片面积/封装面积=(10 ×1 0 )/(28 ×28)=1:7.8，由此可见Q FP 封装比DIP 封装的尺寸大大减小。Q FP 的特点是:
(1)用SMT 表面安装技术在PCB 上安装布线;
(2)封装外形尺寸小，寄生参数减小，适合高频应用;
(3)操作方便;
(4)可靠性高。
Intel 公司的8 0 3 86 处理器就采用塑料四边引出扁平封装(P Q F P)。
3 .B GA 封装
20 世纪90 年代随着集成技术的进步、设备的改进和深亚微米技术的使用，LSI 、V L SI 、U L SI
相继出现，芯片集成度不断提高，I /O 引脚数急剧增加，功耗也随之增大，对集成电路封装的 要求也更加严格。为满足发展的需要，在原有封装方式的基础上，又增添了新的方式——球栅 阵列封装，简称B G A (B a l l G r i d A r r a y P a c k a g e)。BGA 一出现便成为C PU 、南北桥等V L SI 芯 片的最佳选择。其特点有:
(1 )I /O 引脚数虽然增多，但引脚间距远大于QFP，从而提高了组装成品率;
(2)虽然它的功耗增加，但BGA 能用可控塌陷芯片法焊接，简称C4 焊接，从而可以改善它的电热
性能;
(3)厚度比QFP 减少1/2 以上，重量减轻3 /4 以上;
(4)寄生参数减小，信号传输延迟小，使用频率大大提高;
(5)组装可用共面焊接，可靠性高;
(6 )B GA 封装仍与Q FP 、P GA 一样，占用基板面积过大。
Intel 公司对集成度很高(单芯片里达3 00 万只以上晶体管)、功耗很大的CPU 芯片，如P e n t i um 、 P e n t i u m P ro 、P e n t i u m Ⅱ采用陶瓷针栅阵列封装(C P G A)和陶瓷球栅阵列封装(CBGA)，并在外壳上 安装微型排风扇散热，从而使C PU 能稳定可靠地工作。
4.面向未来的封装技术
B GA 封装比Q FP 先进，更比P GA 好，但它的芯片面积/封装面积的比值仍很低。
T e s s e ra 公司在BGA 基础上做了改进，研制出另一种称为μBGA 的封装技术，按0 .5 mm 焊区中心距，芯片面积/封装面积的比为1 :4，比B GA 前进了一大步。
1994 年9 月，日本三菱电气研究出一种芯片面积/封装面积=1:1.1 的封装结构，其封装外形尺寸只 比裸芯片大一点点。也就是说，单个IC 芯片有多大，封装尺寸就有多大，从而诞生了一种新的封装 形式，命名为芯片尺寸封装，简称CSP(Chip Size Package 或Chip Scale Package)。CSP 封装具有以 下特点:
(1)满足了LSI 芯片引出脚不断增加的需要;
(2)解决了IC 裸芯片不能进行交流参数测试和老化筛选的问题;
(3)封装面积缩小到BGA 的1 /4 甚至1 /10，延迟时间大大缩小。
曾有人想，当单芯片一时还达不到多种芯片的集成度时，能否将高集成度、高性能、高可靠 的CSP 芯片(用LSI 或IC)和专用集成电路芯片(ASIC)在高密度多层互联基板上用表面安装技术(SMT)组 装成为多种多样电子组件、子系统或系统。由这种想法产生出多芯片组件MCM(Multi Chip Model)。
它将对现代化的计算机、自动化、通讯业等领域产生重大影响。M CM 的特点有:
(1)封装延迟时间缩小，易于实现组件高速化;
(2)缩小整机/组件封装尺寸和重量，一般体积减小1 /4，重量减轻1 /3;
(3)可靠性大大提高。
随着LSI 设计技术和工艺的进步及深亚微米技术和微细化缩小芯片尺寸等技术的使用，人们产生 了将多个LSI 芯片组装在一个精密多层布线的外壳内形成MCM 产品的想法。进一步又产生另一种想法: 把多种芯片的电路集成在一个大圆片上，从而又导致了封装由单个小芯片级转向硅圆片级(w a f erlevel)封装的变革，由此引出系统级芯片S O C (S y s t e m O n C h i p)和电脑级芯片P C O C (P C O n C h i p)。
相信随着CPU 和其他ULSI 电路的不断进步，集成电路的封装形式也将有相应的发展，而封装形式的进步又将反过来促成芯片技术向前发展。
